ПАТЕНТНО. *- ТЬХййЭеОКАЯ '" ИБЛЯОТ]Р. П. Жукоэский

Номер патента: 281004


Союз Советских Социалистических Республик

Комитет по делам изобретений и открытий ори Совете Министров СССР

О П И С А Н И Е ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Зависимое от авт. свидетельства №    —
Заявлено 29.VI.1968 (№ 1254400/18-24)
с присоединением заявки № —

Приоритет —
Опубликовано 03.1Х.1970. Бюллетень № 28 Дата опубликования описания 2.ХП.1970

Автор
изобретения    Р. П. Жуковский
Заявитель

281004

Кл. 42тз, 7/39

МПК G 06f 7/39 УДК 681.325.57(088.8)

Ш *№НТН0-
ТЬХЙЙЧНОКДЯ ^ ЕЯБЛЙОТЕмЧ

УСТРОЙСТВО ДЛЯ УСКОРЕННОГО УМНОЖЕНИЯ

1
Изобретение относится к области вычислительной техники и может найти применение
в арифметических устройствах цифровых вычислительных машин.
Известны устройства для умножения чисел, 5 в которых ускорение процесса
умножения достигается за счет устранения распространения переносов в каждом
цикле, а также устройства, совмещающие умножение с запоминанием переносов и
умножение на два разряда мно- Ю жителя.
Целью изобретения является создание устройства умножения, позволяющего наряду с
устранением распространения переносов в каждом цикле умножать одновременно на
че- 15 тыре разряда множителя.
Это достигается за счет применения в арифметическом устройстве одноразрядных
сумматоров на семь входов, что позволяет складывать одновременно до пяти
слагаемых.    20
На фиг. 1 дана структурная схема устройства умножения одновременно на четыре
разряда множителя, на фиг. 2 изображен семивхо-довой сумматор.
Устройство включает в себя элементы: 1— 25 5 — соответственно £, £—■ 1, £ — 2,
£ — 3, £ —
4-й разряды регистра запоминания сумм; 6—
8 — соответственно £+1, £, £—1-й разряды сумматора; 9—13 — соответственно £+1,
I,
£— 1, 1 — 2, £ —3-й разряды регистра запоми- 30
2
мания поразрядных переносов-двоек; 14—18— соответственно £+1, £, £—1, £ — 2, £
— 3-й разряды регистра запоминания поразрядных переносов-четверок; 19—22 —
схемы сборки; 23—32 — схемы совпадения; 33—42 — управляющие шины; 43—45 —
триггеры; 46—48 — входные шины; 49—52 — входовые сумматоры; 53 — £-й
одноразрядный семивходовой сумматор; 54—60 — входные шины блока 53; 61— 70 —
выходы сумматоров соответственно 49— 52.
К триггеру 43 через схему 19 сборки и схемы 23—25 совпадения подключены
соответственно первый выход £ + 4-го разряда сумматора (вход 46), первый выход
блока 6 и второй выход блока 7. К триггеру 44 через схему 21 сборки и схемы
28—30 совпадения подключены соответственно пятый выход £ + 3-го разряда
сумматора (вход 47), пятый выход блока 7 и третий выход блока 8.
К блоку 45 через схему 22 сборки и схемы 31 и 32 совпадения подключены
соответственно четвертый выход £ + 2-го разряда сумматора (вход 48) и четвертый
выход блока 8.
К входам 57—60, каждого разряда сумматора через схемы совпадений, управляемые
четырьмя младшими разрядами регистра множителя, подключены соответственно
выходы г, £ + 1, £ + 2, £ + 3-го разрядов регистра множимого.


281004
3
Блок 53 (см. фиг. 2) — ¿-й одноразрядный семивходовый сумматор состоит из
четырех одноразрядных трех входовых сумматоров 49—52 и имеет семь входов. Выход
61 «Перенос» сумматора 49 соединен с одним из трех входов блока 51 и имеет
также свободный выход 65 — дополнительный выход «Перенос» (блок 53). Выход 62
«Сумма» блока 49 соединен с одним из трех входов блока 52 и имеет также
свободный выход 68 — дополнительный выход «Сумма» блока 53.
Выход 63 «Перенос» блока 50 соединен со вторым входом блока 51, а выход 64
«Сумма» блока 50 соединен со вторым входом блока 52. Выход 70 «Сумма» блока 52
является выходом суммы блока 53.
Выход 69 «Перенос» блока 52 соединен с третьим входом блока 51.
Выход 67 «Сумма» блока 51 является выходом «Перенос — двойка» блока 53.
Выход 66 «Перенос» блока 51 является выходом «Перенос — четверка» блока 53.
За исходное принимают такое состояние устройства,- когда на регистры множимого
и множителя-приняты соответственно множимое и множитель. В каждом цикле
умножения на каждый разряд устройства поступают разрешающие потенциалы на
управляющие шины 33, 36, 38 и 41, при этом на ¿-й разряд подаются поразрядная
сумма с блока 1, поразрядный перенос-двойка с блока 10, поразрядный перенос-
четверка с блока 15 через схему 27 совпадения и схему 20 сборки, на входы
57— 60 блока 53 подаются соответственно ¿, 1+1,
! + 2, 1 + 3-й разряды множимого, если в соответствующих четырех младших
разрядах регистра множителя единицы, или не подается разряд множимого на тот
вход, которому соответствует нуль в разряде регистра множителя.
После суммирования семи слов получают трехрядный результат, состоящий из
поразрядных сумм, которые записываются со сдвигом на четыре разряда в сторону
младших в регистр запоминания сумм (для ¿-го разряда с выхода 70 блока 5-3),
поразрядных переносов-двоек, которые записываются со сдвигом на три разряда в
сторону младших в регистр запоминания поразрядных переносов-двоек (для ¿-го
разряда с выхода 67 блока 53), поразрядных переносов-четверок, которые
записываются со сдвигом на два разряда в сторону младших в регистр запоминания
переносов-четверок (для ¿-го разряда с выхода 66 блока 53).
Цикл повторяется до тех пор, пока не выполнится умножение на все разряды
множителя.
В последнем цикле умножения разрешающие сигналы с шин 33, 38, 41 снимаются и
поступают на шины 34, 36, 39, 42, при этом поразрядные суммы записываются со
сдвигом на один разряд в сторону младших в регистр запоминания сумм (для ¿-го
разряда сумматора с выхода 70 блока 53 результат подается
4
на вход блока 2); поразрядные переносы-двойки записываются в тот же разряд
регистра запоминания поразрядных переносов-двоек (для ¿-го разряда сумматора с
выхода 67 блока 53 результат подается на вход блока 10)\ поразрядные переносы-
четверки записываются со сдвигом на один разряд в сторону старших в регистр
запоминания поразрядных переносов-четверок (для ¿-го разряда сумматора с выхода
66 блока 53 на вход блока 14).
После того, как произведено умножение на все разряды множителя, происходит
выход из цикла. Входы сумматора, связанные с выходами разрядов регистра
множимого, отключаются (для ¿-го разряда вхады 57—60), а остальные входы
подключаются так же, как и раньше. Разрешающие потенциалы поступают на
управляющие шины 35, 36, 40, а с ¡пин 34, 39, 42 снимаются.
В этом случае трехрядный результат умножения, представленный в виде поразрядных
сумм, поразрядных переносов-двоек и поразрядных переносов- четверок, переходит
в двухрядный результат, представленный в виде поразрядных сумм и поразрядных
переносов-двоек.
С ¿-го разряда сумматора снимается поразрядная сумма с выхода 68 блока 7 на
блок 1, поразрядный перенос-двойка с выхода 65 блока 7 на вход блока 9.
После приведения трехрядного результата к двухрядному входы сумматора остаются
связанными с выходами регистра запоминания сумм и регистра запоминания
поразрядных переносов-двоек. Выходы же регистра запоминания переносов-четверок
отключаются (на управляющую шину 36 подается запрещающий потенциал), а вместо
них (для ¿-го разряда на вход 55 блока 53 через схему сборки 20 и схему
совпадения 26 подключается выход перенос-двойка блока 8) разрешается
распространение переноса, и двухрядный результат умножения переходит в
однорядный (на управляющую шину 37 подается разрешающий потенциал). Результат
записывается в регистр запоминания сумм (на управляющую шину 35 поступает
разрешающий потенциал, а шины 40 разрешающий потенциал снимается).
Таким образом, в регистре запоминания сумм образовался результат умножения.
Предмет изобретения
Устройство для ускоренного умножения, содержащее сумматор, регистр множимого,
регистр множителя, регистры запоминания сумм и поразрядных переносов,
отличающееся тем, что, с целью повышения быстродействия, оно построено на
основе одноразрядных семивходовых сумматоров, причем выход суммы ¿-го разряда
сумматора через схемы совпадения и сборки подключен к /—1-му и 1 — 4-му
разрядам регистра запоминания поразрядных сумм, выход «перенос-двойка» ¿-го
разряда сумматора через схемы совпадения и сборки подключен к ¿-му и £ — 3-му
разрядам регист-