Авторы:

В. И. Рыбаченков В. А. Субботин

Заявитель:

Научно исследовательский центр электронной вычислительной техники
Научно исследовательский центр электронной вычислительной техники

ПРИОРИТЕТНОЕ УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ

Номер патента: 281901


Союз Советских Социалистических Республик

ОПИСАНИЕ 28190! ИЗОБРЕТЕНИЯ
К АВТОР СМОМУ СВИДЕТЕЛЬСТВУ
Зависимое от авт. свидетельства № —
Заявлено 05.11.1969 (№ 1310276/18-24)    Кл. 42щз, 9/18
с .присоединением заявки № —
МПК О 061 9/18 УДК 681.326.3(088.8)

Приоритет —
Опубликовано I4.IX.1970. Бюллетень № 29
Комитет по делам изобретений и открытий при Совете Министров СССР
Дата опубликования описания 23.XII.1970
____________________________________________________________________
|Авторы |В. И. Рыбаченков и |ПАТЕНТНО^|ШщГЩ
|изобрете|ия____________________________|БИБЛИОТЕ|А |
Заявитель Научно-исследовательский центр электронной вычислительной техники
ПРИОРИТЕТНОЕ УСТРОЙСТВО ДЛЯ ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ
1
Изобретение относится к цифровой вычислительной технике и, в частности, к
организации структур цифровых вычислительных систем.
Известны приоритетные устройства для циф- 5 ровой вычислительной системы,
содержащие регистры, триггеры, логические схемы совпадения, схемы «ИЛИ»,
дешифраторы и схемы задержки.
Известные приоритетные устройства не 10 обеспечивают разрешение конфликтов при
одновременной выработке нескольких сигналов ответа в один источник запроса, что
ограничивает их применимость.
Предлагаемое устройство отличается тем, 15 что содержит Р приоритетных схем
блоков оперативной памяти (где Р — количество блоков памяти) и К логических
схем, содержащих триггеры хранения сигналов готовности блоков оперативной
памяти и ждущий муль- 20 тивибратор формирования сигналов опроса триггеров
хранения (где К — количество вычислителей в системе), причем первый
выход каждого триггера хранения сигналов готовности подключен к первому входу
первой 25 группы схем совпадения, второй выход соединен с первым входом второй
группы схем совпадения, второй вход крайних левых .первой и второй трупп схем
совпадения подключен к ждущему мультивибратору формирования 30
2
сигналов опроса триггеров хранения, второй вход каждой первой и второй групп
схем совпадения (1-й при отсчете слева) подключен к выходу (/—1)-й второй
группы схем совпадения, выходы первой группы схем совпадения подключены к
первым входам третьей группы схем совпадения, вторые входы которых связаны с
регистрами хранения старшей части адреса оперативной памяти, выходы третьей
группы схем совпадения присоединены к шине сигнала готовности блока оперативной
памяти, выход крайней правой схемы совпадения из второй группы схем
совпадения подключен ко входу запрета генерации ждущего мультивибратора, вход
запуска которого соединен с выходом схемы задержки, вход схемы задержки связан
с первой схемой «ИЛИ», входы которой соединены с шинами сигналов разрешения
конфликтов, выход каждой схемы совпадения из первой группы схем совпадения
связан со входом установки в ноль соответствующего триггера хранения.
Предлагаемое устройство отличается также тем, что .в нем каждая приоритетная
схема блока оперативной памяти содержит схемы формирования сигналов разрешения
конфликтов при обращении к каждому блоку памяти и схемы формирования сигналов
опроса, причем выходы регистров хранения старшей части адреса через первые
дешифраторы свя-


281901

3
заны с четвертой группой схем совпадения приема кодов динамического приоритета
от источников запроса, выходы которых связаны е регистрами хранения
динамического приоритета, выходы регистров хранения динамического приоритета
соединены со вторыми дешифраторами, выходы которых связаны с первыми входами
схем формирования сигналов разрешения конфликтов и формирования сигналов
опроса, причем одноименные выходы каждого второго дешифратора соединены со
схемами, образующими строку матрицы, второй вход крайней левой сверху схемы
формирования связан с выходом третьей схевы «ИЛИ», первые входы всех схем
формирования столбца матрицы объединены шиной сигнала разрешения конфликта,
второй выход схемы формирования каждой строки связан со вторым входом каждой
следующей справа схемы формирования, кроме крайних правых схем, схемы
совпадения каждой строки подключены к соответствующим одноименным шинам второго
дешифратора, а выходы этих схем совпадения подключены ко вторым входам крайних
левых схем формирования нижележащей строки, выходы первых дешифраторов
через четвертую схему «ИЛИ» и дифференцирующую цепочку связаны с первым
входом третьей схемы «ИЛИ», второй вход которой подключен к шине сигнала конца
цикла оперативной памяти.
Это позволяет разрешать конфликты при выдаче сигналов готовности различным
блокам памяти в один и тот же источник запросов и увеличить гибкость в
разрешении конфликтов при обращении к блокам оперативной памяти в цифровой
вычислительной системе путем использования динамического приоритета.
На фиг. 1 представлена блок-схема приоритетного устройства системы; на фиг. 2 —
приоритетная схема блока оперативной памяти, являющаяся составной частью
приоритетного устройства.
Приоритетное устройство системы содержит приоритетные схемы А блоков
оперативной памяти, выходы 1 которых связаны с триггерами 2 хранения сигналов
готовности блоков оперативной памяти. Схемы 3 — 6 совпадения служат для
формирования сигналов разрешения выдачи старших разрядов адреса, являющихся
адресом данного блока памяти и поступающих на требуемый вычислитель
для опознавания блока памяти, готового к обслуживанию вычислителя.
Схемы 7—10 совпадения служат для формирования сигналов опроса триггеров 2.
Каждый вход / связан со схемой 11 «ИЛИ», выход которой, задержанный схемой 12
задержки, запускает ждущий мультивибратор 13. Схема 10 связана со входом 14
запрета генерации мультивибратора 13. Выходы схем 3—6 связаны со входами схем
совпадения 15— 18, которые ■ управляют выдачей информации ■с регистров 19—22
старшей части адреса ин-
4
формации, запрашиваемой вычислителем, в шину 23 готовности блока памяти.
В состав приоритетной схемы А блока оперативной памяти входят регистры 19, 24 и
25 старшей части адреса, дешифраторы 26■—28, регистр 29 маски, схемы совпадения
30—35, регистры 36—38 динамического приоритета, дешифраторы 39—41, схемы 42—53
формирования сигналов разрешения конфликтов и сигналов опроса, схемы
54—57    совпадения
цепи ускорения передачи сигналов опроса, триггеры 58—60, управляющие ветилями
61— 63, регистр 64 младшей части адреса и вентили 65—67 управления приемом
младшей части адреса из адресных магистралей, схему 68 «ИЛИ», дифференцирующую
цепь 69 с задержкой и схему 70 «ИЛИ», а также вентили 71—73.
Рассмотрим работу устройства.
Обращение к блоку оперативной памяти со стороны вычислителя (не показанного на
рисунках) начинается посылкой ^-старших разрядов адреса по шинам, общим для
всех блоков памяти, где P = \og2P, причем Р — количество блоков памяти в
вычислительной системе. Шины 74 связаны с первым вычислителем, шины 75 — со
вторым, шины 76—с &-м вычислителем. В рассматриваемой системе с общим ¡полем
памяти используется так называемый «режим расслоения памяти», при
котором информация с последовательными адресами записывается в разные блоки
памяти. При этом предполагается, что вычислитель не посылает запросы в блоки
памяти, уже занятые его обслуживанием. Запросы к некоторому блоку памяти могут
одновременно поступать от разных вычислителей по шинам 74—76. Р старших
разрядов адреса поступают на регистры 19, 24 и 25 через вентили 71—73. С
помощью дешифраторов 26—28 устанавливается соответствие поступившего адреса
физическому номеру блока памяти, т. е. выбор блока памяти. Срабатывание
дешифраторов 26—28 вызывает запирание вентилей 71—73 соответственно, что
обеспечивает запоминание старших разрядов на время разрешения конфликта. Через
время, достаточное для срабатывания вентиля 71, регистра 19 и дешифратора 26
(вентиля 72, регистра 24 и дешифратора 27) по шинам 77—79 на схемы 31 — 33
совпадения от вычислителей, пославших запрос по шинам 74—76, посылаются
коды динамического приоритета. Динамический приоритет определяет порядок
доступа источников запроса к блокам памяти. Предпочтение отдается вычислителям
с более высоким динамическим приоритетом, а при совпадении приоритетов первым
получает доступ вычислитель с меньшим порядковым номером. Регистр 29 маски в
зависимости от его содержимого (1 пли 0 в разряде, соответствующем некоторому
вычислителю) разрешает или запрещает передачу информации с шин 77—79 на схемы
совпадения 33—35. Регистр маски позволяет производить разбиение общего поля


281901
Составитель А. ПлащйН
Редактор Е. В. Семанова Техред 3. Н. Тараненко Корректор О. С. Зайцева
Заказ 3534/13    Тираж 480    Подписное
ЦНИИПИ Комитета по делам изобретений и открытий при Совете Министров СССР
Москва, Ж-35, Раушская наб., д. 4/5
Типография, пр. Сапунова, 2